Huawei hinkt in der Prozessorproduktion weiterhin den weltweit f\u00fchrenden Herstellern wie TSMC, Samsung Foundry und Intel hinterher. Obwohl diese technologische L\u00fccke noch einige Zeit bestehen bleiben wird, d\u00fcrfte sich die Situation bald \u00e4ndern. Huawei hat offiziell einen ambitionierten Langzeitplan angek\u00fcndigt, demzufolge das Unternehmen bis 2031 direkt mit TSMCs fortschrittlichem 1,4-nm-Fertigungsprozess konkurrieren will. Auch wenn Huawei dann noch etwa eine Generation zur\u00fcckliegen wird, d\u00fcrfte dieser Integrationsgrad mehr als ausreichend sein, um die Wettbewerbsf\u00e4higkeit des chinesischen Technologie-\u00d6kosystems gegen\u00fcber westlichen Konkurrenten zu sichern.
Um diesen Durchbruch zu erzielen, plant Huawei den Einsatz einer Technologie namens \u201eLogikstapelung\u201c. Dabei handelt es sich um eine Weiterentwicklung bestehender dreidimensionaler Stapelverfahren, bei denen zwei Chips direkt \u00fcbereinander platziert werden. Dieses Verfahren erm\u00f6glicht eine deutlich h\u00f6here Transistordichte auf derselben Fl\u00e4che eines Siliziumwafers, ohne dass eine feinere Strukturierung erforderlich ist. Letztere erfordert hochentwickelte EUV-Lithographie (extreme Ultraviolett-Lithographie), zu der China derzeit keinen Zugang hat. Offiziellen Angaben zufolge werden die Kirin-2026-Prozessoren der n\u00e4chsten Generation zu den ersten kommerziell erh\u00e4ltlichen Chips geh\u00f6ren, die diese Technologie nutzen.
Trotz der aktuellen Beschr\u00e4nkungen hat China Berichten zufolge mithilfe ehemaliger ASML-Ingenieure eine teilweise funktionsf\u00e4hige EUV-Anlage entwickelt. Das Ger\u00e4t ist noch nicht serienreif, soll aber bis 2031 voll funktionsf\u00e4hig sein. In Kombination mit Huaweis laufenden Bem\u00fchungen, die 2-nm-Grenze mit Techniken wie SAQP (Self-Aligned Quadruple Patterning) zu durchbrechen, d\u00fcrfte dies Huawei und SMIC erm\u00f6glichen, die 5-nm-Grenze erfolgreich zu \u00fcberwinden und noch dichteres Silizium herzustellen.
Interessanterweise ging Huawei bei der Pr\u00e4sentation nicht auf das Kernproblem dieser Bauweise ein, n\u00e4mlich die K\u00fchlung. Das vertikale Stapeln mehrerer Chips \u00fcbereinander erzeugt deutlich mehr W\u00e4rme als herk\u00f6mmliche einlagige Designs. <\/p>\n