IBM a cr\u00e9\u00e9 la sensation dans l'industrie des semi-conducteurs en annon\u00e7ant une nouvelle technologie. Ses experts sont parvenus \u00e0 concevoir des transistors d'une largeur de seulement 0,7 nanom\u00e8tre. Concr\u00e8tement, cela signifie que les fabricants de puces pourraient int\u00e9grer jusqu'\u00e0 100 milliards de transistors sur une surface de la taille d'un ongle. C'est la premi\u00e8re fois dans l'histoire de l'informatique qu'une telle concentration de composants est r\u00e9alis\u00e9e dans un espace aussi r\u00e9duit.<\/p>\n\n\n\n
Les nouvelles puces de 0,7 nanom\u00e8tre repr\u00e9sentent un bond en avant incroyable. Elles sont 50 % plus puissantes et 70 % plus \u00e9conomes en \u00e9nergie que les puces 2 nanom\u00e8tres d'IBM de 2021, qui \u00e9taient auparavant consid\u00e9r\u00e9es comme les plus petites au monde.
Cette miniaturisation extr\u00eame aura un impact consid\u00e9rable sur le domaine de l'intelligence artificielle. Les acc\u00e9l\u00e9rateurs d'IA les plus performants actuels peuvent traiter environ 1\u00a0500 TOPS (milliards d'op\u00e9rations par seconde). Les chercheurs d'IBM estiment que les nouvelles puces pourraient atteindre six fois cette performance, soit environ 9\u00a0000 TOPS. Concr\u00e8tement, cela signifie que le temps d'entra\u00eenement de grands mod\u00e8les de langage, qui prend actuellement environ trois mois, pourrait \u00eatre r\u00e9duit \u00e0 quelques semaines seulement.<\/p>\n\n\n\n
La cl\u00e9 de ce succ\u00e8s r\u00e9side dans une nouvelle architecture appel\u00e9e nanostack. Au lieu de miniaturiser les transistors sur une surface plane, les ing\u00e9nieurs se sont concentr\u00e9s sur la hauteur, comparant cette architecture \u00e0 la construction d'un gratte-ciel de 100 \u00e9tages, tandis que des concurrents comme Samsung et Intel atteignent des hauteurs d'environ 30 \u00e0 50 \u00e9tages dans leurs travaux en 3D.
L'\u00e9quipe a d\u00fb surmonter plusieurs obstacles techniques pour r\u00e9aliser cet exploit, notamment une nouvelle m\u00e9thode pour connecter deux plaquettes avec un minimum de d\u00e9fauts et une augmentation de 40 % de la m\u00e9moire SRAM, soit le plus grand bond en avant de la derni\u00e8re d\u00e9cennie, s'attaquant directement au goulot d'\u00e9tranglement de l'acc\u00e8s aux donn\u00e9es.<\/p>\n\n\n\n
Il convient de noter que cette technologie est encore au stade exp\u00e9rimental et que les concepteurs de puces 3D sont toujours confront\u00e9s \u00e0 d'importants d\u00e9fis en mati\u00e8re de gestion thermique. En raison de l'extr\u00eame finesse des couches, la chaleur s'accumule rapidement, ce qui peut emp\u00eacher la d\u00e9sactivation correcte des transistors et, \u00e0 terme, entra\u00eener la d\u00e9faillance de la puce enti\u00e8re. La production industrielle n'est pas pr\u00e9vue avant plusieurs ann\u00e9es. L'utilisation g\u00e9n\u00e9ralis\u00e9e des dispositifs 2 nm n'est pas attendue avant la fin de la d\u00e9cennie, suivie des versions 1,4 nm et 1 nm, tandis que les puces 0,7 nm sont repouss\u00e9es encore plus loin.<\/p>","protected":false},"excerpt":{"rendered":"
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